Compiler compatible 5.66 Mb/mm2 8T 1R1W register file in 14 nm FinFET technology

1-read/1-write (1R1W) register file (RF) is a popular memory configuration in modern feature rich SoCs requiring significant amount of embedded memory. A memory compiler is constructed using the 8T RF bitcell spanning a range of instances from 32 b to 72 Kb. An 8T low-leakage bitcell of 0.106 μm² is used in a 14 nm FinFET technology with a 70 nm contacted gate pitch for high-density (HD) two-port (TP) RF memory compiler which achieves 5.66 Mb/mm² array density for a 72 Kb array which is the highest reported density in 14 nm FinFET technology. The density improvement is achieved by using techniques such as leaf-cell optimization (eliminating transistors), better architectural planning, top level connectivity through leaf-cell abutment and minimizing the number of unique leaf-cells. These techniques are fully compatible with memory compiler usage over the required span. Leakage power is minimized by using power-switches without degrading the density mentioned above. Self-induced supply voltage collapse technique is applied for write and a four stack static keeper is used for read Vmin improvement. Fabricated test chips using 14 nm process have demonstrated 2.33 GHz performance at 1.1 V/25 °C operation. Overall V_min of 550 mV is achieved with this design at 25 °C. The inbuilt power-switch improves leakage power by 12x in simulation. Approximately 8% die area of a leading 14 nm SoC in commercialization is occupied by these compiled RF instances.     

RF磁控溅射制备钛酸锶钡BST纳米薄膜

钛酸锶钡(BST)薄膜作为一种高K介质材料在微电子和微机电系统等领域具有广阔的应用前景,人们已对BST薄膜的制备工艺技术和介电性能进行了大量的研究。BST纳米薄膜的制备工艺直接影响和决定着薄膜的介电性能(介电常数、漏电流密度、介电强度等)。对RF磁控反应溅射制备BST纳米薄膜的工艺技术进行了综述。从溅射靶的制备、溅射工艺参数的优化、热处理、薄膜组分的控制,及制备工艺对介电性能的影响等方面,对现有研究成果进行了较全面的总结。     

2.5GHz低相位噪声CMOS LC VCO的设计

用0 .35μm、一层多晶、四层金属、3.3V的标准全数字CMOS工艺设计了一个全集成的2 .5 GHz L C VCO,电路采用全差分互补负跨导结构以降低电路功耗和减少器件1/ f噪声的影响.为了减少高频噪声的影响,采用了在片L C滤波技术.可变电容采用增强型MOS可变电容,取得了2 3%的频率调节范围.采用单个16边形的对称片上螺旋电感,并在电感下加接地屏蔽层,从而减少芯片面积,优化Q值.取得了在离中心频率1MHz处- 118d Bc/ Hz的相位噪声性能.电源电压为3.3V时的功耗为4 m A.     

双层悬空结构片状微电感研究

利用MEMS工艺制作了一种双层悬空结构的圆形片状微电感，并研究了其在S波段的性能。双层微电感的底层线圈制作在玻璃衬底平面上，外径为500μm，匝数为2，导线宽度70μm，导线间距15μm，顶层线圈的悬空高度为20μm，顶层线圈的匝数为1．5，其它结构参数与底层线圈相同。研究表明，所制作的双层结构微电感在2GHz～4GHz时其电感量达到2．2nH，其品质因数达到22。在制作过程中首次引入的光刻胶抛光工艺大大简化了微电感的制作过程。     

CMOS光接收机主放大器设计

利用CMOS工艺设计一种用于SDH STM 4速率级(622 Mb/s)光纤用户网的光接收机放大电路。此电路由输入/输出缓冲、主放大单元、偏置补偿电路4部分组成。通过直接耦合技术提高增益,降低功耗;利用有源电感负载提高系统带宽。采用商用SmartSpice电路仿真软件和CSMC HJ 0.6μm工艺参数对该电路进行仿真。结果表明,该电路在5 V工作电压下中频增益为81 dB,3 dB带宽为470 MHz。     

采用RF2607的WLAN自动增益控制设计

介绍了宽动态变化范围的新型可变增益放大器RF2607的特性、功能,给出了利用RF2607设计无线局域网(WLAN)通信中自动增益控制部分的实用电路.     

5Gb/s 0.25μm CMOS限幅放大器

采用TSMC 0.25μm CMOS技术设计实现了高速低功耗光纤通信用限幅放大器.该放大器采用有源电感负载技术和放大器直接耦合技术以提高增益,拓展带宽,降低功耗并保持了良好的噪声性能.电路采用3.3V单电源供电,电路增益可达50dB,输入动态范围小于5mVpp,最高工作速率可达7Gb/s,均方根抖动小于0.03UI.此外核心电路功耗小于40mW,芯片面积仅为0.70mm×0.70mm.可满足2.5,3.125和5Gb/s三个速率级的光纤通信系统的要求.     

端面密封条件下钢管静水压试验压力的确定

着重从力学性能和材料方面分析了螺旋埋弧焊管在端面密封条件下进行水压试验时发生变形的主要原因,提出了高钢级钢管在高压力下采用端面密封水压试验时水压值确定的原则.指出静水压试验压力应按照API SPEC 5L<管线钢管规范>4.3.3附录K计算值确定.     

虚拟制造技术应用于焊管生产的探索

虚拟制造技术是近几年出现的先进制造技术之一,是一个跨学科的综合性技术.从焊管行业的角度介绍了虚拟制造技术在焊管生产领域的应用发展前景,探讨了该技术在成型辊设计与制造、直缝焊管机组的设计、直缝焊管生产中的变形过程和成型力的控制以及螺旋焊管生产中管体残余应力的控制等四个方面的应用.     

射频电缆组件组装工艺浅谈

近年来国内外射频电缆组件的发展很快,射频电缆组件的性能不断提高,对射频电缆组件组装工艺也提出了更高的要求.射频电缆组件组装过程多是手工操作,产品的一致性及性能很难控制,要求有良好的工艺保证,为此介绍了射频电缆组件组装工艺,包括电缆的裁剪及剥皮、内导体的连接、外导体的连接和电气性能的测试;探讨了在组装过程中应注意的问题,以及针对内导体焊接易出现虚焊问题进行研究.